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技術(shù)

設(shè)計(jì)參數(shù)

  • 最大設(shè)計(jì)規(guī)模
    90000pin+
  • 最多設(shè)計(jì)層數(shù)
    42層
  • 最多BGA數(shù)量
    100+
  • 最小線寬線距
    1.9mil
  • 最小設(shè)計(jì)孔
    6mil / 4mil激光孔
  • 最小BGA間距
    0.3mm
  • 最大BGA PIN數(shù)
    3647pin
  • 最高信號(hào)速度
    56G

涉及到的主要芯片

  • 處理器
    Intel: Purley Haswell platform Ivy Bridge and Sandy Bridge Series Shark Bay Mobile Platform
    Marvell: PXA920/920H Series Xelerated series ARM ADA1000/1500 98CX8129/8297
    Qualcomm/SPRD/MTK Mobile: MSM86XX / 82XX / 76XX SC9610 / 8810 / 6820 MT6573 / 6575 / 6577/ 6589
    Freescale PowerPC Series: MPC8541 / 8548 / 8555 / 8641 P2020
    TI: AM35X / 38X OMAP4430 / P3505 66AK2EX C667X TMX320C
    ADI: TS101/201 ADUCM3027/3029
  • FPGA / CPLD
    Xilinx: Spartan-6 Spartan?-6 Artix-7 Kintex-7 Virtex-7 Virtex-ultrascale Virtex5 Zynq-7
    Altera: Stratix Series Arria Series Cyclone series MAX Series
    Cavium: CN7XXX CN6XXX NITROX III NITROX PX CN50XX SC9610 / 8810 / 6820 MT6573 / 6575 / 6577/ 6589
    Lattice: MachX03 Series MachX02 Series
  • 存儲(chǔ)芯片
    Samsung:DDR5 DDR4 DDR3 DDR2
    Hynix:DDR5 DDR4 DDR3 DDR2
    Elpida:DDR3 DDR2
    Mircon: DDR5 DDR4 DDR2 DDR3
    Cypress:CY7C1510 CY7C1565 CY7C25XX

設(shè)計(jì)流程

仿真介紹

    信號(hào)完整性分析
    設(shè)計(jì)規(guī)則、拓?fù)浣Y(jié)構(gòu)前仿
    反射、串?dāng)_、時(shí)序分析
    多板聯(lián)合系統(tǒng)分析
    支持IBIS模型、Hspice 模型和S參數(shù)模型
    頻域、時(shí)域、通道多種仿真分析手段、保證高速傳輸性能
    綜合考慮反射、串?dāng)_、振鈴、眼圖、抖動(dòng)、誤碼率、S參數(shù)
    DDR3,DDR3L,DDR4,PCIE,Serdes,SFP+大量仿真案例，擁有豐富實(shí)戰(zhàn)經(jīng)驗(yàn)
    主要仿真分析的項(xiàng)目
    延時(shí)計(jì)算/Delay Caculate 拓?fù)浣Y(jié)構(gòu)分析/Topology analysis
    反射仿真/Reflection 阻抗計(jì)算 /Impedance Cal
    串?dāng)_仿真/Cross talk 疊層分析/Stack up
    時(shí)序分析/Static timing analysis 同步切換噪音/SSN simulation
    S參數(shù)提取/S-parameter 串并行接口仿真/Serial Parallellink
    直流壓降分析
    平面諧振分析
    PDN阻抗分析
    去耦電容優(yōu)化分析
    電磁兼容性分析
    EMC設(shè)計(jì)
    EMC整改
    EMC測(cè)試
    電磁兼容性包含電磁干擾 EMC 和電磁敏感度 EMC 部分。板級(jí) EMC 設(shè)計(jì)采用注重源頭控制的思路，從設(shè)計(jì)階段開始就采取對(duì)策，結(jié)合信號(hào)完整性分析，從根本上解決 EMC 問題。存在對(duì)外接口的單板，以及無法進(jìn)行全屏蔽的產(chǎn)品里，板級(jí) EMC 設(shè)計(jì)是其他任何 EMC 措施都無法取代的。在單板方面進(jìn)行 EMC 設(shè)計(jì)的考慮將減輕后面工序的壓力，并且能夠縮短開發(fā)周期降低批量生產(chǎn)成本。
    EMC 設(shè)計(jì)
    層疊及阻抗控制
    模塊劃分及特殊器件布局
    電源與特殊信號(hào)優(yōu)先布線
    跨分割區(qū)及開槽設(shè)計(jì)
    接口保護(hù)與濾波設(shè)計(jì)
    地分與匯接、屏蔽與隔
    EMC 整改
    針對(duì)客戶產(chǎn)品 EMC 測(cè)試發(fā)現(xiàn)的問題,提出整改方案,主要從于擾源、敏感設(shè)備和耦合途徑等要素入手,結(jié)合實(shí)際測(cè)試和表現(xiàn)出的問題,提出整改建議,并進(jìn)行整改。
    EMC 測(cè)試
    協(xié)助客戶完成產(chǎn)品的一系列電磁兼容測(cè)試,并對(duì)其遇 到的問題,給出參考建議?？梢蕴峁?EMC 測(cè)試實(shí)驗(yàn)室,大大縮短了客戶的開發(fā)時(shí)間和成本。
    可生產(chǎn)性設(shè)計(jì)分析
    DFF可制造性分析
    DFA可組裝性分析
    DFT可測(cè)試性分析
    可制造性設(shè)計(jì)就是在設(shè)計(jì)階段考慮產(chǎn)品的可制造性和可裝配性等要素，使得產(chǎn)品以最低成本、最短的時(shí)間、最高的質(zhì)量制造出來，DFM 是并行工程的核心技術(shù)，它的關(guān)鍵是設(shè)計(jì)信息的工藝分析、制造合理性評(píng)價(jià)和設(shè)計(jì)改進(jìn)的建議，通過模擬系統(tǒng)，實(shí)現(xiàn)仿真與設(shè)計(jì)過程同步，模擬從設(shè)計(jì)、制板到組裝的整個(gè)生產(chǎn)過程，使用 DFM 理念的設(shè)計(jì)方式可以減少試產(chǎn)次數(shù)，加快研發(fā)周期，設(shè)計(jì)前期把生產(chǎn)裝配的問題考慮到位，是保證 PCB 設(shè)計(jì)一次性成功的關(guān)鍵。
    優(yōu)勢(shì)
    降低改版次數(shù)，縮短開發(fā)周期減少試產(chǎn)次數(shù)，降低生產(chǎn)成本
    完善標(biāo)準(zhǔn)化進(jìn)程，提高產(chǎn)品質(zhì)量和可靠性簡(jiǎn)化產(chǎn)品轉(zhuǎn)化流程，提高生產(chǎn)力